掩膜的“大”麻烦
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ASML已经向英特尔交付首个High-NA EUV光刻机：TWINSCAN EXE:5000
作者 | 杜芹
近日，一段ASML的高数值孔径（High-NA） EUV光刻机进驻英特尔工厂的视频，引发了半导体行业的广泛关注。因为，这关乎着摩尔定律能否继续走下去。对于2nm以下的芯片制造，拥有更高数值孔径的0.55 High-NA EUV光刻机起到至关重要的作用。
然而，一个不争的事实是，High-NA EUV光刻机要比上一代EUV光刻机要复杂的多，其必然带来芯片设计和制造的新挑战。作为最早购买到High-NA EUV光刻机的英特尔，近日其CEO帕特·基辛格在More than moore的一次采访中透露，想采用更大的掩膜来发挥High-NA EUV光刻机更大的经济效益。
一台EUV光刻机的成本约为2.5亿美元，而这台高数值孔径（High-NA）EUV光刻机的成本大约为4亿美元。如此昂贵的投资，值得吗？我们都知道，摩尔定律本质上属于经济定律。摩尔定律指出，集成电路上的晶体管数量每隔18个月会翻一番，而芯片的成本会下降一半。这推动了芯片制造技术的不断进步，也使得电子产品变得更加普及。
不由发问，芯片微缩（or 摩尔定律）的下一步，是制造更大的掩膜吗？
原因几何？
众所周知，在当下先进工艺芯片制造过程中，光刻是芯片制造中最关键的工艺步骤之一，其精度直接影响芯片的良率和性能。为了继续缩小逻辑和存储节点，光刻工具必须能够打印更小的特征。通过增加数值孔径，High-NA EUV光刻机能够实现更小的特征尺寸和更高的图案密度，可以说是“全村的希望”。
虽然High-NA EUV光刻机带来了更高的分辨率等好处，但是其也带来了其他的不利之处。与普通的EUV光刻机相比，High-NA EUV光刻机最大的变化是，其曝光视场减半（即在单个曝光步骤中曝光的晶圆区域较小了一半）。
High-NA EUV 使用变形镜头，X 和 Y 方向的放大倍率存在差异，其掩模尺寸的缩小比例在水平方向不变，保持4倍，但在垂直方向上缩小了8倍，这导致曝光区域缩小了一半，变成了 26 x 16.5 毫米，目前业界标准的 EUV 曝光区域是 26 x 33 毫米。这意味着，High-NA EUV光刻机掩模能够映射到晶圆上的区域面积减少了一半，形成了所谓的半场成像。因此，对单个晶圆进行图案化需要两倍的曝光次数，这也使得打印晶圆的时间延长了一倍。
一个解决方案是，将设计分成两个掩模版并缝合在一起，但这不是易事。想象一下，尝试用两张相邻的底片打印一张照片来生成一张无缝的图片，这是非常困难的。
而且，如今为了满足AI、5G等计算能力需求旺盛的应用程序的需求，行业正在朝着大芯片的方向发展，许多当前的 Nvidia 芯片无法使用High-NA EUV进行打印。这个挑战将早早晚晚不得不解决。
因此，业界开始考虑另外一种方案：生产更大的掩膜。掩膜（Mask）是光刻过程中的关键元素。掩膜上有预先定义的图案，这些图案在光刻过程中通过曝光光线传递到晶圆上，形成电路图案。掩膜的精确度和尺寸直接关联到最终产品的质量和产量效率。
作为最早“吃螃蟹”的英特尔，正在带头推动半导体行业采用更大的掩模尺寸标准。虽然英特尔表示，与传统的双重曝光技术相比，High-NA EUV 光刻机的单次曝光技术可以减少工艺步骤，提高生产效率，降低生产成本。而且，相比其他多图案和自对准技术，High-NA EUV 光刻也具有优势。
但帕特·基辛格也指出，也许更大的掩模尺寸可以使 EUV 整体上更加经济。
目前EUV光刻机所使用的标准掩膜尺寸是 6 x 6 英寸。英特尔希望ASML和英特尔内部的掩模制造团队，能够研发更大尺寸的掩模，将掩模尺寸加倍到6 x 12英寸，恢复到标准的曝光区域大小。这样就可以在生产较大芯片时避免复杂且难度较高的缝合过程。
综合来说，使用更大的掩模尺寸可以带来以下优势：
提高产量：在一个步骤中曝光更多的晶圆面积可以提高产量。
降低成本：减少曝光步骤可以降低成本。
消除设计限制：更大的掩模尺寸可以使芯片制造商在设计芯片时更加灵活。
EUV 光掩模（图源：Toppan Photomask）
据悉，英特尔获得的High-NA EUV光刻设备最初将用于学习和掌握该技术，并计划在未来两到三年内在英特尔18A工艺节点上实现（尽管不是用于大批量生产），并最终采用其英特尔 14A 制造工艺进行大批量制造。
英特尔4年5个节点
挑战重重
然而，掩膜尺寸的扩大是一项巨大的技术挑战，而且还会产生许多连锁反应，因为当前的掩模基础设施是围绕6x6英寸方形掩模版基础设施设计的。将掩膜尺寸扩大到6x12可能需要新的光刻胶、计量、薄膜材料、掩模和检查工具等，不可避免的要对基础设施重新进行大量投资。即使在当前尺寸下，生产无缺陷掩模坯料也是低数值孔径EUV开发的一个障碍，更不用说扩大一倍。
从本质上讲，整个掩模行业的供应链都必须改变，可谓是牵一发而动全身。相关的产业链主要有：
掩膜版写入器：IMS Nanofabrication GmbH是一家销售 6 x 6 英寸掩模的掩模写入器的公司。英特尔和台积电都是它的股东。IMS很大程度上可能将支持 6 x 12 英寸格式。生产EUV掩膜写入器的重要厂商还有应用材料。
光掩膜版：通常掩膜版是由涂有金属膜和感光剂的 6 x 6 英寸玻璃基板制成，制作6 x 12英寸的掩膜版比标准6 x 6英寸的掩膜版要复杂，因为它需要更大的玻璃基板和更多的材料。同时，制造过程中对精度和均匀性的要求更高，因为任何小的缺陷在大尺寸掩膜上都可能放大。此外，处理和对齐更大的掩膜也会更加挑战，需要特殊的设备和技术。
2024年2月，IBM与日本光掩膜供应商Toppan Photomask签订了半导体EUV光掩模联合研发协议，从2024年第一季度开始的五年内，两家将合作开发用于 2nm 工艺节点的极紫外 (EUV) 掩模，还包括开发用于1nm技术的High-NA EUV 技术的掩模。
掩膜保护膜：这是一种薄膜（pellicles），在芯片制造过程中覆盖在光掩模上。其主要作用是保护光掩模免受灰尘、碎屑和其他污染物的损坏。这些污染物会造成光掩模缺陷，进而导致芯片良率下降。与光掩膜类似，6x12的薄膜开发相比6x6薄膜也会更具挑战性。
掩模检测设备：Lasertec和KLA销售EUV掩模检测系统。Lasertec 于 2019 年发布了光化图案掩模检测 (APMI) 系统 ACTIS，此后一直将其作为 EUV 掩模检测的光化检测解决方案提供。Lasertec已经在进行下一代High-NA EUV光刻检测设备的研究，预计可能会支持 6 x 12 英寸掩模（感兴趣的可以查看《Actinic pattern mask inspection for high-NA EUV lithography》）。
作为光刻机的制造商，ASML需要适应更大尺寸掩模的变化。这是一项具有挑战性的任务，因为它涉及到多方面的技术和工程调整。
High-NA EUV时代下，各产业链之间的复杂性和相互依赖性达到了新的水平。正如 EUV 需要生态系统整合一样，将High-NA EUV 光刻技术投入生产也需要深入的协作和伙伴关系。学习如何利用它将推动下一个十年的半导体创新。
在这方面，美国纽约州与IBM、美光和其他行业参与者投资了100亿美元扩建奥尔巴尼纳米技术园区，新建一个尖端的High-NA EUV 中心，今年破土动工。其中包括在奥尔巴尼纳米技术综合体建造一个名为 NanoFab Reflection的新设施，并购买ASML的5200 High-NA EUV 设备。现有的 NanoTech Complex 成员，包括东京电子和应用材料公司，将与日本 Rapidus等国际合作伙伴一起获得新的EUV设备的使用权。
大芯片？小芯片？
未来芯片设计之思考
从芯片设计公司的角度来看，如果要使用High-NA EUV光刻机生产更大的芯片，行业可能面临需要重新设计芯片以适应新技术的挑战。有几个趋势值得关注：
向Chiplet迈进：由于制造大尺寸的芯片在成本和复杂性上都较高，制造商可能会重新评估单个大芯片的设计。通过优化设计，可以将大芯片分割成多个小芯片，每个小芯片执行特定的功能。这些小芯片可以在后期通过封装技术整合，实现与单个大芯片相同或更好的性能。这不仅能减少生产难度，还可以提高产出的灵活性和整体性能。
先进芯片封装技术的发展：随着芯片尺寸减小，先进的封装技术变得至关重要，因为它们允许不同的芯片组件在较小的空间内集成，而不会牺牲性能。通过多芯片模块（MCM）或芯片堆叠技术等封装方法，可以实现高性能计算和存储，同时优化功率效率和信号传输。这些技术的进步是克服High-NA EUV在制造大型芯片方面遇到的挑战的关键。
写在最后
总结来说，在经济定律为本之下，High-NA EUV还有很长的路要走。
相信这也是台积电谨慎选择High-NA EUV光刻机的个中原因。有分析师表示，High-NA EUV可能要到2030年或更远的时间才会出现在台积电的路线图上。
High-NA EUV光刻机其他潜在厂商还包括三星、美光、SK海力士。ASML已经透露了大约10~20个High-NA EUV设备订单。ASML 韩国公司总裁 Lee Woo-kyung 在参加今年1月举行的SEMICON 韩国 2024 行业领导晚宴之前透露，“我们期待2027年带来三星电子和ASML的合资企业新研发中心的High-NA EUV设备。”据悉，三星电子从 1nm 工艺开始就使用该设备。其他厂商暂无明确信息透露。
对于High-NA EUV光刻机的实际商用，未来台积电和三星又会如何看待增大掩膜尺寸的问题呢？
END
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