事关DRAM,SK海力士宣布!
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来源:内容编译自Tomshardware。
与制造逻辑芯片的工艺技术一样,随着晶体管尺寸越来越小,DRAM IC 也需要使用 EUV 光刻技术。如今,三星和 SK 海力士在几层芯片上使用 EUV,成本高昂。据 The Elec 报道,SK 海力士的一位研究人员在一次行业会议上表示,为了大幅降低 EUV 成本,DRAM 制造商必须采用三维晶体管和新的 DRAM结构。
DRAM 制造商不断努力使其存储单元尽可能小,并使 IC 尽可能小,以更具竞争力。为此,他们通常采用新的工艺技术,并每隔十年左右采用一次新的 DRAM 单元结构。例如,当今的 DRAM 使用 6F^2 (6F2) 单元设计,该设计已经使用 FinFET 三维晶体管十多年;DRAM 一直使用普通晶体管,主要是因为每个新工艺节点都引入了缩小 DRAM 单元的新方法,而这正是存储制造商所需要的。
但 SK 海力士研究员 Seo Jae Wook 在一次行业活动上表示,使用 EUV 保留 6F^2 单元和普通晶体管似乎并不像曾经想象的那么有效。他说,使用垂直通道晶体管 (VCT) 或 3D DRAM,“该工艺可以设计成将 EUV 工艺的成本降低一半。”
与此同时,The Elec 称,SK 海力士正准备将 VCT 和 4F^2 (4F2) 单元设计结合 起来,制造超高密度 DRAM(可以说是一个冒险但雄心勃勃的举措)。然而,这家内存制造商尚未公开确认此类计划。因此,当 SK 海力士几年后开始更广泛地使用 EUV 时,它将同时拥有 VCT(例如 FinFET 甚至全栅晶体管)和 4F^2 单元结构的经验。后者有望在同一节点上将 DRAM 密度降低 30%,而 6F^2 则不行。
晶圆厂工具制造商东京电子 (Tokyo Electron) 预计,使用垂直通道晶体管 (VCT) 和 4F^2 单元设计的 DRAM 将在 2027 年至 2028 年左右开始出现。该公司还预计,为了生产这些基于 VCT 的 DRAM,内存制造商将需要采用新的电容器和位线材料。
据报道,SK 海力士和三星计划在其 10nm 以下工艺技术中应用 4F^2 单元设计,但细节很少。三星的第一代 10nm 以下 DRAM 制造工艺仍需两代时间。目前,三星最先进的 DRAM 生产节点是其第五代 10nm 级(12nm)技术,该技术于 2023 年中期开始使用。根据今年早些时候泄露的一份幻灯片,三星计划在推出第一代 10nm 以下节点之前再开发两种 10nm 级制造工艺,该节点预计将在本世纪下半叶首次亮相。
除了使用 EUV、4F^2 单元设计和 VCT 晶体管外,三星还计划在 2030 年代初实施堆叠 DRAM 工艺技术,这将在未来十年进一步提高其存储设备的密度。
参考链接
https://www.tomshardware.com/pc-components/dram/sk-hynix-says-its-3d-dram-is-half-as-expensive-to-produce-credits-euv-chipmaking-tools
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