英特尔的PowerVia技术解读
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来源：内容由半导体行业观察（ID：icbank）转自公众号【cpuTECHandECO】，谢谢。
半导体设计的一个主要挑战是为晶体管供电。芯片最多可以有18层金属，为器件供电并接收信号输入和输出。高的金属堆叠会延长电源线，从而增加电压降和寄生电容。这要么会减慢芯片速度，要么需要更多功率来维持频率。
为了降低堆叠的高度，半导体制造商正在将电力传输转移到芯片的背面。较低的信号堆叠高度降低了电阻和电容，而较短的电源线具有较低的电阻。
两年前，Intel披露了其方法——电源穿孔PowerVia（参见MPR2021年8月，“Intel将工艺路线图扩展至20A”）。Intel公司计划推出在其20A工艺中引入PowerVia，计划于2024年末投产。在6 月举行的2023年IEEE超大规模集成电路技术和电路研讨会上，Intel发表了三篇论文，披露了更多细节：一篇关于工艺本身[1]，另一篇结果来自一款测试微处理器[2]，第三个结果着眼于PowerVia[3]的可能演变。
Intel公司报告称，由于消除了电源轨道的空间，PowerVia将IR-Drop降低了约30%，将频率提高了5%，并将单元密度提高至90%。
面向未来的背面供电
Intel将其PowerVia背面供电(BPD: Backside Power Delivery) 与过去几年Imec和其他人讨论的埋入式电源轨(BPR: Baried Power Rail)体系结构区分开来。在BPR配置中，电源来自前端金属，但它通过埋置与鳍平行的电源轨（而不是使用 M1）来降低单元高度。
虽然这有助于向单元供电并有助于缩放扩展，但它仍面临着前端布线带来的大的IR压降和布线挑战。BPR的演变包含了BPD。BPR减轻了前端电源堆栈的IR-Drop，并改善了标准单元中的布线。然而，由于仍然需要连接到较低的金属层，因此仍然存在一些布线拥塞。
相比之下，Intel的PowerVia使用深通孔直通(DVP: Deep Via Passthrough)提供与晶体管的直接电源连接。这消除了标准单元中正面下部金属层的所有电源传输，从而最大限度地提高了BPD的增益，如图1所示。
图1 背面供电方法
（BM=背面金属Backside Metal。在左侧，埋入式电源轨(BPR: Buried Power Rail)体系结构仍然在正面使用电源传输。在中间，具有背面供电(BS-PDN)的BPR需要局部正面金属化。在右侧，PowerVia 的深通孔直通直接连接到晶体管触点。（图片来源：Intel；附加注释：TechInsights））
为了解耦与20A集成无关的潜在问题，Intel使用其Intel 4工艺开发了PowerVia，创建了一个中间工艺，将Intel 4的FinFET与来自其20A代次RibbonFET环栅 (GAA) 技术的DVP和BPD工艺模块相结合（参见MPR，2023年5月， “环绕栅Gate-All-Around提高了逻辑速度”）。该公司创建了一个包含DVP的中间单元库，在一个单元中实现对一对接触带的接触。
与原生Intel 4相比，PowerVia增强版本支持将M0间距从30nm放宽至36nm，并去除正面金属层（如表1所示），从而简化了光刻并降低了正面成本。BPD有五个宽金属层，可为DVP供电。这些增加了成本，但不需要复杂的光刻。
表1 Intel 4和Intel 4+的PowerVia对比
（采用PowerVia可以放宽M0间距、减少信号金属层并缩小单元高度。（数据来源：Intel））
如图2所示，去掉两个鳍并添加DVP，高性能(HP: High Performance)标准单元高度从240nm缩小到210nm，逻辑密度成比例增加。
图2 针对采用PowerVia的Intel 4工艺修改后单元库
（在改进的标准单元中，DVP沟槽连接到一对接触沟槽。（图片：Intel；附加注释：TechInsights））
图3显示了测试芯片的全堆栈横截面。与前端电源布线相比，下（背面）侧的厚低电阻金属应该具有减少的IR压降，前端电源布线必须在靠近晶体管时沿着一堆逐渐缩小的电线向下移动。
右侧的高倍放大图像显示了两个金属堆叠之间的晶体管和DVP；DVP是纵向进出图像的沟槽金属化。在此图中，DVP不与晶体管触点连接。
图3. PowerVia金属化的TEM横截面
（左侧是正面和背面金属堆叠的图像。右图放大倍数较高，更详细地显示了DVP。它们与任何正面金属层的间距都不重合。（图片：Intel，注释：TechInsights））
从另外一面供电
创建PowerVia器件需要使用两个晶圆的两个不同的工艺序列，如图4所示。最初，Intel 4晶体管制造使用正常工艺直至接触形成。在蚀刻、金属填充和平坦化步骤之后，通孔与接触共面；然后标准金属化序列创建信号堆栈。晶圆上有一层密封层。
DVP曝光首先将载体晶圆粘合到原始晶圆上的密封件上，翻转组合，然后抛光原始晶圆的背面以露出直通孔金属和晶体管鳍片的底部。接下来，进行氧化物沉积并创建PowerVia背面金属堆栈。载体晶圆仍然为最终芯片提供强度。
图4 PowerVia工艺流程顺序
（a）标准晶体管形成后，DVP 与接触金属化层共面。b）信号金属叠层位于晶体管/DVP 层的顶部，并密封。c）翻转后，正面堆叠位于载体晶圆顶部，并且抛光原始衬底，露出DVP和鳍底部。d）后侧metal与DVP建立连接。（图片：Intel，附加注释：TechInsights））
Intel的论文没有讨论接触金属化。如果接触件使用与DVP相同的金属，公司可能会首先切割源极/漏极接触件沟槽，然后切割DVP沟槽。接下来，它应用常见的金属填充（在图3 图像中看起来像钨），然后将两个沟槽填充抛光回到共面。
值得注意的是，Intel创造了绝缘体上硅（SoI）的FinFET，该技术迄今为止仅由IBM使用；为了追求更低的IR-Drop，Intel创造了抗辐射工艺。
晶体管性能显示PowerVia和参考Intel 4工艺之间没有差异。NMOS和PMOS器件上的Id-Vg和Id-Vd特性匹配。这同样适用于可靠性：时间相关的电介质击穿、偏置温度不稳定性 (BTI) 和热载流子注入测量都相似，并且DVP的电迁移测试显示出强大的性能。
由于没有基板硅来散热，背面金属可能会出现热机械可靠性问题，但PowerVia满足所有标准 JEDEC 应力要求。
上到蓝天溪流Blue Sky Creak
Intel用于PowerVia评估的测试器件名为Blue Sky Creek，基于即将推出的Meteor Lake处理器中使用的Crestmont CPU。Blue Sky Creek在33.2mm2芯片中包含四个核心以及其他实验测试电路，例如热测试结构；该测试封装包含两个管芯Die构成了66.4mm2的测试芯片，如图5所示。核心目标最大频率(Fmax)为1.1V下3GHz。
图5 Blue Sky Creek测试芯片和封装
（用于PowerVia评估的测试芯片位于左侧，测试封装位于右侧。（图片：Intel））
与采用标准Intel 4工艺的Crestmont CPU相比，从前端移除电源线，信号线长度减少了20%，信号过孔数量减少了约5%，从而提高了布线质量。它还导致EDA工具插入更少的反相器和缓冲器，从而实现更高的频率、更低的动态功耗和更低的漏流。
更简单的正面金属（减少）的另一个结果是消除了由（以前的）电源金属堆叠引起的可靠性问题，这使得可靠性收敛得更快。设计规则检查更加简单，即使单元密度更高并因此导致额外的布线拥塞。改进的布线质量允许有更多的时间进行优化，从而使核心大面积的逻辑单元密度超过90%，同时最大限度地减少未使用的芯片面积。Intel表示，修改2200万门CPU的物理设计花了三个月的时间。
仿真显示，从晶圆凸块到晶体管，背面电源金属的IR压降下降了5倍。在测试芯片中，与Intel 4参考器件相比，片上监视器展示从封装到晶体管的IR-Drop降低了30%以上。因此，修改后的核心实现了6%的频率提升，并且电源传输频率压力测试证明速度提高了6.7%。
由于担心新技术的热效应，该设计将30%的核心区域用于监控温度的结构，因为标准Intel 4和 PowerVia部件的功耗都会增加。热响应与工艺缩放预期的功率密度增加一致。
还有带状场效应管RibbonFET！
PowerVia评估使用FinFET来证明该技术，但两年前 Intel Accelerated上最初发布的图像显示PowerVia应用于GAA测试器件（大概是Intel 20A工艺下的RibbonFET晶体管），如图6所示。
图6 采用PowerVia的Intel 20A
（左侧是一些正面和背面金属堆叠的图像。右图放大倍数更高，更详细地显示了结构。DVP与最低正面金属层的间距一致，每个晶体管中有四个纳米带nanoribbons。（图片：Intel，注释：TechInsights））
TechInsights最近分析了三星的3nm GAA技术，发现晶体管中有三个纳米片（纳米带），台积电也展示了三纳米片堆叠。Intel可能打算使用四层纳米片来提高驱动电流。
PowerVia 2.0
Intel正在探索PowerVia的开发，直接接触源极/漏极外延，而不是沿着晶体管触点。在概念验证研究中，Intel开发了一种背面接触工艺 (BSCON: Backside Contact Process)，如图7所示。BSCON可实现更紧凑的单元和更低的寄生电容，从而在与非BSCON控制器件相同的功率和面积下提高工作频率。
图7 背面晶体管接触
（TCN=顶部触点Top Contact。b）和c）中带有BSCON的第二代PowerVia直接接触源极/漏极外延。（图片：Intel，经过TechInsights的修改以显示PowerVia连接到TCN。））
Intel在FinFET和RibbonFET上测试了BSCON概念，将正面接触的器件的晶体管与使用 BSCON从背面供电的器件的晶体管进行了比较。Ion-Ioff曲线、阈值电压、亚阈值斜率和DIBL均匹配。同样，PMOS栅极氧化物击穿和负BTI的可靠性研究是等效的，并且电迁移测试未显示任何故障。
展望具有堆叠式PMOS和NMOS晶体管的CMOS，PowerVia加上BSCON为更紧凑的单元提供了潜力，如图8所示。
图8 堆叠的晶体管
（TCN=顶部触点。a）PowerVia与传统并排晶体管；b）BSCON接触一个晶体管的基极，并且（假定）顶部接触另一个晶体管；c）扩展的PowerVia可用于接触堆叠晶体管对的顶部晶体管。（图片：Intel，经过TechInsights的修改以显示PowerVia连接到TCN。））
PowerVia的成本适中
通过分离信号线和电源线，芯片变得更加节能并获得性能。将电源传输转移到背面可以增加单元密度，加宽下部金属间距，并减少信号金属层的数量。PowerVia堆栈不需要任何EUV光刻，因为其金属间距足够粗，可以使用浸没式光刻进行单次图案化。加上改进的布线质量和不太复杂的设计规则检查所节省的成本，更便宜的UV光刻抵消了实施PowerVia所需的额外处理的成本。Intel预计PowerVia的成本是中性的。
对于Intel 20A生产工艺，Intel计划同时采用背面电源和GAA晶体管。尽管Intel在同时推出应变晶体管和低k电介质时做了类似的事情，但同时引入两个重大变化既困难又危险。为了降低研发阶段的风险，Intel使用其Intel 4工艺开发了PowerVia。同时，它还单独开发了2nm GAA（RibbonFET）晶体管。如果将PowerVia的Intel 4开发工具中看到的优势转移到RibbonFET设计中，那么20A节点应该能够满足其性能目标。
Intel表示，其5N4Y（四年内五个节点）计划已步入正轨，到2025年将重新获得晶体管功率和性能领先地位，并报告其Arrow Lake 20A处理器的第一步已在晶圆厂进行。如果该公司在2024年成功推出Arrow Lake，它将成为业内第一个推出采用背面供电的产品，从而领先竞争对手两年。台积电和三星预计在2026年之前不会推出BPD。如果2024年能够成功将20A投入量产，这对于18A工艺来说将是一个好兆头，而18A工艺技术对于Intel作为代工厂的成功至关重要。
参考文献：
END
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