混合键合的重磅突破，间距仅为2µm

5月前

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来源：内容由半导体行业观察（ID：icbank）编译自imec，谢谢。

本周，在 2024 年 IEEE 电子元件和技术会议 (ECTC) 上，世界领先的纳米电子和数字技术研究和创新中心 imec 展示了一种 Cu-to-Cu 和 SiCN-to-SiCN 芯片到晶圆键合工艺，在 <350nm 芯片到晶圆叠层误差下，Cu 键合焊盘间距仅为 2µm，实现了良好的电气良率。这种细粒度的芯片到晶圆互连为逻辑/存储器上逻辑和存储器上存储器的应用铺平了道路。

从长远来看，芯片到晶圆键合还将实现芯片级和晶圆级光学互连 — imec 在 ECTC2024 上展示了该技术的第一个概念验证。

Imec 正在开发一种工艺流程，用于在互连焊盘间距远低于 10µm 甚至低至 1µm 的情况下进行直接芯片到晶圆混合键合。为了实现这些目标，imec 实现了重大的工艺改进，特别是在加工、芯片分离和拾放过程中保持超洁净表面；并在所有工艺步骤中保持高产量。这促成了 Cu 键合焊盘间距缩小至 2µm 的首次演示。

混合键合需要非常高质量的表面处理才能实现光滑的表面和最小的铜焊盘凹陷（<2.5nm），这需要仔细优化 Cu/SiCN 表面的化学机械抛光 (CMP) 步骤。在晶圆分割和芯片到晶圆放置期间需要保持这些特性。为了实现高质量的芯片分割，同时不让 Cu/SiCN 表面产生颗粒和影响，实施了等离子切割工艺。快速但高精度的拾放步骤对于焊盘间距缩放至关重要。芯片处理加上高精度拾放步骤导致芯片到晶圆套叠误差小于 350nm。组装流程使 2µm 间距 Cu 键合焊盘具有良好的电气良率：开尔文电良率 >85%，菊花链电良率 >70%。

imec 高级研究员、研发副总裁兼 3D 系统集成项目总监Eric Beyne表示：“就互连间距而言，芯片到晶圆混合键合现在可以弥补基于焊料的芯片到晶圆键合（可能停滞在 10 至 5µm 凸块间距）和晶圆到晶圆混合键合（允许远低于 1µm 的互连，低至 400nm 间距（如 IEDM 2023 上所展示的），未来可能达到 200nm 间距）之间的差距。与后者相比，芯片到晶圆键合的优势在于只堆叠已知良好的芯片（从而提高化合物产量）和键合尺寸不等的芯片。我们工艺流程的未来改进将进一步将互连间距推向 1µm。随着这一发展，芯片到晶圆键合可以进入存储器/逻辑上逻辑和存储器上存储器堆叠的领域。”

此外，高精度芯片到晶圆键合工艺是晶圆级光互连的关键推动因素——这是 imec 对 AI/ML 集群中多个计算芯片 (xPU) 和高带宽存储器 (HBM) 之间高带宽、低功耗连接的长期愿景。从成本和产量角度来看，一种有吸引力的方法是将光互连划分为无源光互连晶圆，其中包含长距离路由波导和无源光学功能，以及有源光子 IC (PIC) 芯片（带调制器和光电探测器），然后将其键合到电气 IC（XPU 或 HBM）上。

imec研究员兼研发项目总监 Joris Van Campenhout：“作为第一个概念验证，我们利用（集体）基于 SiCN 电介质的芯片到晶圆组装工艺，在 PIC 芯片和 300 毫米底部光互连晶圆之间实现了低损耗倏逝光耦合。得益于精确的芯片到晶圆对准，获得了低于 0.5dB 的低光耦合损耗。在接下来的步骤中，我们将扩展我们的组装流程——例如，在整个芯片到晶圆堆叠中提供 Cu-to-Cu 互连。”

参考链接

https://www.imec-int.com/en/press/imec-demonstrates-die-wafer-hybrid-bonding-cu-interconnect-pad-pitch-2mm

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