混合键合，最新进展

2月前

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芯制造商继续竭尽全力缩小电路尺寸，但一项涉及更大尺寸（数百或数千纳米）的技术在未来五年内可能同样重要。

该技术被称为混合键合，将两个或多个芯片堆叠在同一封装中。这使芯片制造商能够增加其处理器和内存中的晶体管数量，尽管晶体管缩小的速度普遍放缓，而晶体管缩小曾是摩尔定律的推动力。今年 5 月，在丹佛举行的IEEE 电子元件和技术会议 (ECTC)上，来自世界各地的研究小组公布了该技术的各种来之不易的改进，其中一些结果可能导致3D 堆叠芯片之间的连接密度达到创纪录的水平：每平方毫米硅片上大约有 700 万个连接。

英特尔的施毅（Yi Shi）告诉 ECTC 的工程师们，由于半导体技术进步的新性质，所有这些连接都是必需的。摩尔定律现在受一个称为系统技术协同优化（STCO）的概念支配，即芯片的功能（例如高速缓存、输入/输出和逻辑）分别采用最佳制造技术制造。然后可以使用混合键合和其他先进的封装技术来组装这些子系统，使它们像单个硅片一样工作。但这只有当存在高密度连接时才会发生，这些连接可以在几乎没有延迟或能耗的情况下在单独的硅片之间传送数据。

在所有先进封装技术中，混合键合提供最高密度的垂直连接。因此，它是先进封装行业增长最快的领域， Yole Group技术和市场分析师Gabriella Pereira表示。Yole 表示，到 2029 年，整体市场规模将增长三倍以上，达到 380 亿美元，该公司预计到那时混合键合将占据市场的一半左右，尽管目前它只占很小一部分。

在混合键合中，铜焊盘被构建在每个芯片的顶面上。铜被绝缘层（通常是氧化硅）包围，焊盘本身略微凹进绝缘层的表面。氧化物经过化学改性后，将两个芯片面对面压在一起，使每个凹进的焊盘对齐。然后慢慢加热这个夹层，使铜膨胀到间隙上方并熔合，从而连接两个芯片。

1、混合键合从两个晶圆或一个芯片和一个晶圆相对开始。配合面覆盖有氧化物绝缘层和略微凹陷的铜垫，与芯片的互连层相连。

2、将硅片压在一起以在氧化物之间形成初始键。

3、然后缓慢加热堆叠的硅片，牢固地连接氧化物并扩展铜以形成电连接。

A、为了形成更牢固的键合，工程师们正在压平氧化物的最后几纳米。即使是轻微的凸起或弯曲也会破坏紧密的连接。

B、铜必须从氧化物表面凹陷到恰到好处的程度。凹陷太多则无法形成连接。凹陷太少则会将晶圆推开。研究人员正在研究如何将铜的水平控制到单个原子层。

C、晶圆之间的初始连接是弱氢键。退火后，连接变成强共价键（如下）。研究人员预计，使用不同类型的表面（如碳氮化硅，它有更多位置可以形成化学键）将使晶圆之间的连接更牢固。

D、混合键合的最后一步可能需要几个小时，而且需要高温。研究人员希望降低温度，缩短工艺时间。

E、尽管两片晶圆上的铜挤压在一起形成电连接，但金属晶粒边界通常不会从一侧跨越到另一侧。研究人员正试图使大的单晶铜晶粒跨越边界，以提高导电性和稳定性。

混合键合既可以将单个芯片连接到一个装满更大尺寸芯片的晶圆上，也可以将两个装满相同尺寸芯片的晶圆结合在一起。Pereira 表示，后一种工艺比前一种工艺更为成熟，部分原因是它在相机芯片中的应用。例如，欧洲微电子研究机构 Imec的工程师已经创造了一些有史以来最密集的晶圆对晶圆键合，键合距离（或间距）仅为 400 纳米。但 Imec 的芯片对晶圆键合间距仅为 2 微米。

后者是目前生产的先进3D 芯片的巨大进步，其连接间距约为 9 微米。与前一代技术相比，后者更是一大飞跃：焊料“微凸块”的间距为几十微米。

“有了设备，晶圆与晶圆之间的对齐比芯片与晶圆之间的对齐更容易。大多数微电子工艺都是针对 [整片] 晶圆进行的，” 法国研究机构CEA Leti集成与封装科学负责人Jean-Charles Souriau表示。但芯片对晶圆（或芯片到晶圆）技术在高端处理器中大放异彩，例如AMD的处理器，该技术用于组装其先进 CPU 和AI 加速器中的计算核心和缓存内存。

为了使两种方案的间距越来越紧密，研究人员专注于使表面更平整，使粘合的晶圆更好地粘在一起，并减少整个过程的时间和复杂性。正确做到这一点可能会彻底改变芯片的设计方式。

Pitch越来越小

最近的晶圆对晶圆 (WoW) 研究实现了最紧密的间距——从 360 纳米到 500 纳米——这需要付出很多努力才能实现一个目标：平整度。要以 100 纳米级的精度将两个晶圆结合在一起，整个晶圆必须几乎完全平整。如果它稍微弯曲或扭曲，整个部分就无法连接。

使晶圆平整是一项称为化学机械平坦化（CMP）的工艺。它对于芯片制造至关重要，尤其是对于生产晶体管上方的互连层而言。

Souriau 表示：“CMP 是我们必须控制的混合键合关键参数。”ECTC 上展示的结果显示，CMP 已提升到一个新的水平，不仅使整个晶圆变平整，还将铜垫之间的绝缘层圆度降低到纳米级，以确保更好的连接。

其他研究人员则专注于确保这些扁平部件能够足够牢固地粘合在一起。他们尝试使用不同的表面材料，例如用碳氮化硅代替氧化硅，并使用不同的方案来化学激活表面。最初，当晶圆或芯片被压在一起时，它们会通过相对较弱的氢键固定在一起，人们担心的是，在进一步的加工步骤中，它们是否能保持原位。连接后，晶圆和芯片会慢慢加热，这一过程称为退火，以形成更强的化学键。这些键到底有多强——甚至如何弄清楚——是 ECTC 上展示的大部分研究的主题。

最终的键合强度部分来自铜连接。退火步骤使铜扩展到间隙上，形成导电桥。三星的 Seung Ho Hahn解释说，控制间隙的大小是关键。扩张太少，铜就不会熔合。扩张太多，晶圆就会被推开。这是纳米级的问题，Hahn 报告了一种新化学工艺的研究，他希望通过一次蚀刻掉一个原子层的铜来实现这一点。

连接的质量也很重要。芯片互连中的金属不是单晶，而是由许多晶粒组成，这些晶粒朝向不同的方向。即使铜膨胀后，金属的晶粒边界通常也不会从一侧跨越到另一侧。这种跨越应该会降低连接的电阻并提高其可靠性。日本东北大学的研究人员报告了一种新的冶金方案，该方案最终可以生成跨越边界的大型单晶铜。“这是一个巨大的变化，” 东北大学的副教授 Takafumi Fukushima说。“我们现在正在分析其背后的原因。”

ECTC 讨论的其他实验侧重于简化键合工艺。一些实验试图降低形成键合所需的退火温度（通常约为 300 °C），以尽量减少长时间加热对芯片造成损坏的风险。应用材料公司的研究人员介绍了一种方法的进展，该方法可以大大缩短退火所需的时间——从几小时缩短到仅 5 分钟。

表现出色的 CoW

目前，晶圆上芯片 (CoW) 混合键合对先进 CPU 和GPU制造商更有用：它允许芯片制造商堆叠不同的chiplets，并在将每个芯片绑定到另一个芯片之前对其进行测试，确保不会因单个有缺陷的部件而导致昂贵的 CPU 损坏。

但 CoW 具有 WoW 的所有困难，而且缓解困难的选项较少。例如，CMP 旨在使晶圆平整，而不是使单个芯片平整。一旦芯片从源晶圆上切下并经过测试，就很难再提高其键合准备度。

尽管如此，英特尔的研究人员报告称，CoW 混合键的间距为 3 微米，而如前所述，Imec 的一个团队实现了 2 微米的间距，这主要是通过使转移的芯片在仍附着在晶圆上时非常平坦，并在整个过程中保持芯片的清洁。这两个团队都使用等离子蚀刻来切割芯片，而不是使用专用刀片的常规方法。与刀片不同，等离子蚀刻不会导致边缘碎裂，从而产生可能干扰连接的碎屑。它还允许 Imec 团队塑造芯片，制作倒角，以减轻可能破坏连接的机械应力。

Imec 使用等离子蚀刻技术将芯片切成小块，并使其具有倒角。该技术可减轻可能干扰粘合的机械应力

ECTC 的几位研究人员表示，CoW 混合键合对于高带宽存储器 (HBM) 的未来至关重要。HBM 是一堆 DRAM 芯片（目前有 8 到 12 个芯片高）堆叠在控制逻辑芯片上。HBM 通常与高端 GPU放在同一个封装中，对于处理运行大型语言模型（如ChatGPT）所需的海量数据至关重要。如今，HBM 芯片采用微凸块技术堆叠，因此每层之间都有微小的焊球，周围有有机填充物。

但随着人工智能进一步推高内存需求，DRAM 制造商希望在 HBM 芯片中堆叠 20 层或更多层。微凸块占用的体积意味着这些堆叠很快就会太高，无法与 GPU 一起正确装入封装中。混合键合将缩小 HBM 的高度，同时也使从封装中去除多余热量变得更容易，因为其层之间的热阻会更小。

在 ECTC 上，三星工程师展示了混合键合可以产生 16 层 HBM 堆栈。“我认为使用这项技术可以制造出 20 层以上的堆栈，” 三星高级工程师Hyeonmin Lee说。其他新的 CoW 技术也可以帮助将混合键合引入高带宽内存。Souriau 说，CEA Leti 的研究人员正在探索所谓的自对准技术。这将有助于仅使用化学过程就确保良好的 CoW 连接。每个表面的某些部分将被制成疏水的，而某些部分将被制成亲水的，从而使表面能够自动滑入到位。

在 ECTC，来自东北大学和雅马哈机器人公司的研究人员报告了类似方案的研究，利用水的表面张力在实验性 DRAM 芯片上对准 5 微米焊盘，精度优于 50 纳米。

混合键合的界限

研究人员几乎肯定会继续缩小混合键合连接的间距。台积电寻路系统项目经理Han-Jong Chia告诉 ECTC 的工程师，200 纳米 WoW 间距不仅是可能的，而且是可取的。台积电计划在两年内推出一项名为背面供电的技术（英特尔计划在今年年底推出相同技术），该技术将芯片的粗大供电互连置于硅表面之下而不是之上。台积电的研究人员计算，有了这些供电导管，最上层可以更好地连接到更小的混合键合键合焊盘。采用 200 纳米键合焊盘的背面供电将大幅降低 3D 连接的电容，以至于能效和信号速度将比 400 纳米键合焊盘高出八倍。