CMOS芯片，要变了

4月前

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来源：内容由半导体行业观察（ID：icbank）编译自imec，谢谢。

imec逻辑技术副总裁Julien Ryckaert表示：“几十年来，用于高性能计算 (HPC) 的单片系统级芯片 (SoC)（如 CPU 和 GPU）的进步取决于 CMOS 扩展的成功。CMOS 为 SoC 开发人员提供了一个技术平台，使他们能够在同一基板上集成越来越多的功能。即使向多核架构发展，将每个功能集成在通用基板上也比在不同芯片之间移动数据更有效率。此外，只需将晶体管和互连从一个节点扩展到另一个节点，就可以改善 SoC 的功率、性能、面积和成本 (PPAC)。最具扩展性的技术应用于SoC 的每个功能部分- 从计算块到缓存内存，再到包裹系统的基础设施（包括静电放电 (ESD) 保护设备、电源和时钟分配、信号网络和输入/输出 (I/O)）。

长期以来，该 CMOS 平台满足了移动应用和 HPC 的不同计算需求。

但这种通用技术平台逐渐开始崩溃，原因有二：首先，尺寸缩放开始在系统级提供减少的PPAC回报。其次，曾经备受赞誉的SoC异构性（通过以2D方式添加越来越多的功能而产生）逐渐成为其自身的瓶颈：由于只有一种技术可以构建SoC的所有关键功能，因此随着应用程序的日益多样化，解决日益多样化的计算特性（在功率密度、内存带宽、速度、工作负载、成本、外形尺寸等方面）变得越来越具有挑战性。”

CMOS 2.0：一种不同的小型化方法

“受通用扩展问题的驱动，我们采用 CMOS 2.0以不同的方式实现小型化。与其在 SoC 中的每个功能上使用最可扩展的技术，为什么不重新构建整个 SoC 并将其划分为不同的功能层- 借助系统技术协同优化 (STCO)？每个层都可以使用最符合该特定功能约束的技术选项（就设备、技术节点和互连而言）来构建。最可扩展的技术 - 由摩尔定律的延续所实现- 是为需要极端设备密度的那些层保留的。

然后，先进的 3D 互连技术将 SoC 的异构层重新连接起来，连接性能就像这些部件位于同一基板上一样。CMOS 2.0 将建立在3D 集成技术的基础上，这些技术已经在组装异构部件方面展现出巨大的潜力。想象一下在处理器顶部 3D 堆叠 SRAM 芯片以增加内存容量；或者使用有源互连层连接横向扩展处理系统。过去五年来 3D 互连技术的深刻发展和功能背面技术的兴起将使我们能够将这种异构性带入 SoC本身。

CMOS 2.0 是一种范式转变，它允许以不同的方式释放摩尔定律的潜力。我们现在可以进入具有CMOS 缩放新轨迹的路线图。我们可以根据最苛刻的层的需求调整 CMOS 缩放并解除所有其他限制。此外，将 SoC 分解为不同的层并分别优化每一层将为系统优化提供更大的多功能性。将出现可以满足更广泛计算应用的新技术平台——从而将应用领域从高性能移动、HPC 和 AI/GPU 扩展到新兴的 AR/VR、6G 无线和汽车应用。”

CMOS 2.0思维方式说明：划分SoC的逻辑部分

“我们来看看SoC 的逻辑部分。按照经典的 CMOS 1.0 思维方式，延续路线图使我们能够增加晶体管的密度，同时保持其在驱动电流方面的性能。从平面 MOSFET 到 FinFET 的转变是我们如何保持双重约束的一个很好的例子。通过将导电通道转变为鳍片的形式，我们可以减小晶体管的占用空间。同时，可以通过调整鳍片的高度来保持高驱动电流。今天，在纳米片系列晶体管中，通过找到片宽度和堆叠片数之间的最佳权衡，进一步保留了二元性。但在未来，随着逻辑标准单元变得越来越紧凑并且必须保持功率密度限制，从中提取足够的电流将变得越来越困难。

CMOS 2.0 采用了不同的方法。它从以下观察开始：在由十亿个晶体管组成的设计中，需要更小的晶体管（即连接到相邻标准单元的密集逻辑）与需要高性能的晶体管（驱动逻辑，驱动长距离互连）并不相同。那么为什么不将逻辑部分拆分为针对带宽和性能优化的高驱动逻辑层和针对性能/瓦特优化的高密度逻辑层呢？密集逻辑层可以使用最先进的技术制造，包括先进的图案化技术，例如（多重图案化）high NA EUVL甚至hyper NA EUVL，以及最可扩展的晶体管架构，例如CFET。这一层将代表大部分成本，并证明我们继续遵循摩尔定律的努力是合理的。从长远来看，在这一层中，我们将能够以更平稳的方式引入新材料，例如 2D 材料和新的超 CMOS 逻辑设备概念，因为所有其他限制都已物理地转移到 SoC 的其他层。

其他层可能包括高速缓存存储器——从而可以在长期内灵活地引入替代嵌入式存储器技术。诸如电源传输、ESD 保护装置和时钟信号等功能可能包含在 SoC 的功能背面。因此，可以在正面进行极端 BEOL 间距图案化，而不受电源电压降的限制。此外，诸如厚氧化物 I/O 等扩展性较差的装置可以集成在单独的层中。显然，这只是可能分区的一个例子。最终，应用程序将确定系统的最佳分区，由 STCO 进行试点。”

关键推动因素：3D 互连和功能背面技术

“CMOS 2.0 采用不同的方法实现微型化，但仍依赖于过去几年的所有半导体创新。但它现在才得以成为现实，这要归功于3D 互连技术的最新突破和背面技术的出现——在两项关键技术中，imec 及其合作伙伴处于领先地位。

3D 互连技术的重大发展现在可以提供与传统单片平面 SoC 配置相同带宽的层到层连接。例如，混合晶圆到晶圆键合开始提供亚微米互连间距连接，从而进入了后端生产线最后几层金属所需的互连密度领域。在 2023 年 IEDM 会议上，imec 展示了 Cu/SiCN晶圆到晶圆键合，其互连间距低至前所未有的 400 纳米。某些功能将需要更细粒度的分解，为此我们需要逻辑单元粒度的背面技术，以及 CFET 等 3D 设备粒度的顺序3D技术。随着这些发展，将 SoC 分成不同的层在连接性方面开始变得和在单片 SoC 中移动数据一样高效。除此之外，它还在推进系统扩展以及支持各种应用程序方面具有额外的好处。”

参与半导体生态系统

“随着 CMOS 2.0 的出现，微缩进入了一个新时代，旨在提高灵活性并提供更多系统优化选项——逐步从传统 CMOS 转向 CMOS 异构平台。我们今天所做的所有研发工作都已经朝着这个方向迈进，想想行业中引入背面供电网络。将一切都纳入一个总体愿景——CMOS 2.0——将使我们能够将这一持续发展推向极限，为系统微缩创造更多选择。

但要完全实现我们的愿景，我们需要团结整个生态系统来实现这一新理念。CMOS 2.0 的关键是找到最适合特定 SoC 所设计计算应用的分区。这可能需要重新考虑既定的设计实践和系统架构方式。例如，要充分利用高驱动/高密度逻辑分割，可能需要与我们习惯的计算系统架构不同的计算系统架构。如今，EDA 工具并未考虑到这些变化。我们需要EDA 和系统设计社区适应这一新现实，并帮助我们找出我们应该追求的适当的 CMOS 2.0 分区。反之亦然，我们必须与我们的设计合作伙伴密切合作，并告知他们不同的技术能力，例如，我们可以将哪个晶体管堆叠在其他晶体管之上。

实现 CMOS 2.0 需要整个半导体生态系统的密切合作和共同创新。我们需要共同（重建）构建推动这一愿景的基础设施。这关系到的不是摩尔定律本身，而是它所代表的促进经济增长和可持续创新的能力。”

参考链接

https://www.imec-int.com/en/articles/cmos-20-bringing-heterogeneity-inside-system-chip

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