亚1nm技术节点CMOS集成电路的发展之径：晶体管三维堆叠的结构与材料创新

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长期以来，金属-氧化物-硅基半导体的场效应晶体管（Si MOSFET）按照“摩尔定律”（Moore’s Law）持续尺寸微缩（Scaling）是推动集成电路（IC），特别是互补型金属氧化物Si半导体集成电路（CMOS IC）不断发展的关键动力。早期MOS晶体管微缩遵循经典的Dennard几何尺寸微缩原理，在90nm技术节点后受到晶体管漏电与功耗限制，通过引入高κ金属栅、SiGe嵌入式源漏的新型工艺材料实现了等效几何微缩。近十几年，为突破更小技术节点下的微缩挑战，晶体管结构创新成为了技术发展的主要路径。逐步从平面晶体管演进到鳍式场效应晶体管（FinFET），再到最新的堆叠纳米沟道（Stacked NS/NW）全环绕栅极FET（GAAFET），通过晶体管内部沟道的三维化（3D channel）实现更多栅电极控制以增强器件沟道中载流子导电开关能力和传输效率，从而将大规模IC微缩到最新的3nm技术节点附近，未来有望突破到1nm节点附近。然而，因为MOS晶体管栅控能力无法进一步提升、内部Si基沟道材料极度微缩临近载流子传输量子效应限制边界，传统摩尔定律所描述的尺寸缩减不再预期有效，如何在1nm技术节点及以下大规模CMOS IC中突破晶体管核心技术发展瓶颈成为了当前全球范围内最先进半导体技术企业和研究机构亟待解决的关键任务。

集成电路中晶体管持续发展之路

文章从最新的GAAFET所面临的关键技术挑战出发，针对集成电路持续发展的集成密度需求，介绍了通过晶体管垂直三维堆叠，例如采用上下互补FET（CFET）（也称为3D堆叠FET（3DS-FET））和垂直沟道晶体管（Vertical Channel Transistor）实现1nm技术节点下IC的前沿发展路径，总结了实现晶体管三维堆叠所涉及的关键方法和所需的新工艺、新材料及新设计（DTCO）技术。中国科学院微电子研究所张青竹青年研究员、张永奎高级工程师为论文第一作者，殷华湘研究员为论文通讯作者。

文章详细介绍了晶体管三维堆叠中分别利用水平导电沟道和垂直导电沟道、采用顺次和单次集成工艺的不同技术路径，讨论了各自所涉及的主要工艺技术，分析了不同路径的优势、劣势及关键挑战。重点介绍了引入碳基（CNT）、二维（2DM）、非晶态氧化物（AOS）等新型半导体材料对提升晶体管三维堆叠综合性能，实现更灵活工艺与电路设计空间的可能性。

晶体管三维堆叠的沟道新材料选择

文章分析了面向大规模CMOS IC应用实现高密度、高性能晶体管三维堆叠所面临的关键工艺、协同设计及内部散热挑战，展望了未来进一步与隧穿、负电容、量子等新原理晶体管及3D芯片和系统的综合创新发展之路。