台积电将能制造120mm*120mm的芯片

1月前

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认为 AMD 的 Instinct MI300X 和 Nvidia 的 B200 GPU 很大吗？再想一想：台积电在北美技术研讨会上宣布，该公司正在开发其晶圆上芯片（CoWoS）封装技术的一个版本，该技术将使系统级封装（SiP）的尺寸增大两倍以上。代工厂预计，这些将使用 120x120mm 的巨大封装，并消耗千瓦的功率。

最新版本的 CoWoS 允许台积电制造比光掩模（或掩模版，858mm²）尺寸大约 3.3 倍的硅中介层。因此，逻辑、8 个 HBM3/HBM3E 内存堆栈、I/O 和其他小芯片最多可占用 2831 mm²。最大基板尺寸为80×80毫米。AMD的Instinct MI300X和Nvidia的B200都使用这种技术，尽管Nvidia的B200处理器比AMD的MI300X更大。

下一代 CoWoS_L 将于 2026 年投入生产，将能够实现约 5.5 倍掩模版尺寸的中介层（这可能不如去年宣布的6 倍掩模版尺寸那么令人印象深刻）。这意味着 4719 mm² 将可用于逻辑、最多 12 个 HBM 内存堆栈和其他小芯片。此类 SiP 还需要更大的基板，根据台积电的幻灯片，我们正在考虑 100x100 毫米。因此，此类处理器将无法使用 OAM 模块。

台积电不会就此止步：到 2027 年，它将拥有 CoWoS 技术版本，该技术将使中介层的尺寸达到光罩尺寸的八倍或更多倍，这将为小芯片提供 6,864 平方毫米的空间。台积电设想的其中一种设计依赖于四个堆叠式集成系统芯片 (SoIC)，与 12 个 HBM4 内存堆栈和额外的 I/O 芯片相配合。这样一个庞然大物肯定会消耗巨大的功率——我们这里讨论的是数千瓦，并且需要非常复杂的冷却技术。台积电还预计此类解决方案将使用 120x120mm 基板。

有趣的是，今年早些时候，Broadcom 展示了一款定制 AI 处理器，具有两个逻辑芯片和 12 个 HBM 内存堆栈。我们没有这款产品的具体规格，但它看起来比 AMD 的 Instinct MI300X 和 Nvidia 的 B200 更大，尽管没有台积电 2027 年计划的那么大。

原文链接

https://www.tomshardware.com/tech-industry/tsmc-to-build-massive-chips-twice-the-size-of-todays-largest-that-draw-thousands-of-watts-of-power-120x120mm-chips-with-12-hbm4e-stacks-in-2027

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