背面供电，工程师的噩梦？

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背面供电，工程师的噩梦？

8月前

来源：内容由半导体行业观察（ID：icbank）编译自semiengineering，谢谢。

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第一个采用背面电源连接的 CMOS 电路可能基于堆叠式纳米片晶体管，但在未来，规划人员设想将其用于垂直集成堆叠式 NFET 和 PFET 器件的互补晶体管(CFET)。

由于厚度至少是纳米片晶体管的两倍，CFET 之间的连接以及与电路其余部分的连接可能会对任何互连方案提出挑战，无论是使用背面、正面还是两者都使用。

背面电源很有吸引力，因为背面电源线可以更粗更短，从而减少电阻和 IR 压降。将电源线移至背面还简化了前几个金属层中的信号布线，从而可能允许设计人员放宽这些层中的金属间距。英特尔技术开发副总裁 Ben Sell 解释说，如果使用更宽松的间距可以消除 EUV 曝光或减少对 EUV 多重图案化技术的需求，那么仅节省成本就足以证明背面电源实施的成本是合理的。

背面电源不会影响晶体管尺寸，并且可能不会使单元变得更小。背面连接仍然需要空间。然而，在 2022 年 IEEE 电子设备会议的短期课程中，Imec 的 Gaspard Hiblot 认为，背面电源轨可以支持标准单元中从 6 个轨道扩展到 5 个轨道，同时保持通道长度相同。

然而，CFET 确实使标准单元变得更小。将 PFET 和 NFET 器件移动到单个垂直堆叠中可能会恢复几乎一半的晶体管占用空间，同时保持沟道长度相同。

英特尔研究员毛罗·科布林斯基 (Mauro Kobrinsky) 表示，背面电源是 CFET 面积效率最高的连接解决方案。仅通过正面进行布线需要高深宽比蚀刻才能到达底部器件，并造成严重的布线拥塞。在 12 月的 IEDM 会议上公布的结果中，英特尔展示了一种背面电源实施方案，可运行从纳米片晶体管侧面到埋地电网的“PowerVia”连接。相对于掩埋电源轨方法（将通孔向上延伸至 M-0，然后向下穿过基板），PowerVia 方法将单元高度降低至五个轨道。

图 1：CFET 的三种互连拓扑选项使用所有前端连接 (a)、顶部器件的前端连接和底部器件的背面连接 (b)，以及 PowerVia 到堆叠器件之间以及前后互连堆栈之间的连接

晶圆畸变挑战底部接触

根据 Kobrinsky 的说法，CFET 的出现将需要进一步发展，底部接触直接连接到底部器件。该方案设想在顶部器件和埋地电网之间使用类似于 PowerVia 的结构。由于 CFET 通过堆叠晶体管获得了大量面积，因此有空间可用于相对较大的通孔。虽然这很重要，但从具有埋入式电源轨的纳米片晶体管到具有底部接触的 CFET 的进步是渐进式的，而不是革命性的。

背面供电面临的最大工艺挑战是到达器件底部的高深宽比蚀刻和填充、硅的极度减薄以允许从底部访问器件，以及背面光刻与键合相关的变形。特别是背面接触，需要与所接触的器件进行非常具有挑战性的对准，可能在 10nm 或更好的范围内，因此与键合相关的变形是一个严重的问题。

EV Group 首席执行官 Tom Uhrmann 解释说，当正面完全金属化和钝化的器件晶圆熔合到裸硅“载体”晶圆时，会发生与键合相关的变形。键合工艺本质上是拉伸器件晶圆，迫使其贴合载体晶圆。除去大约 500nm 的原始硅厚度（这是允许进入器件层所必需的），可以缓解部分产生的应力，并使器件层能够适应新的支撑。

然而，器件层的最终形貌取决于确切的电路结构，因此很难提前预测。要实现背面接触所需的覆盖精度，需要仔细测量晶圆形状并进行逐场光刻校正。imec 逻辑和 CMOS 项目总监 Naoto Horiguchi 表示，这个过程在研究环境中非常耗时。对于大规模生产，他认为该行业需要减少失真量并找到更有效的方法来补偿它。

管理中间电介质

从 CFET 中的顶部器件到底部电网的接触需要高深宽比蚀刻。英特尔将这一过程视为其 PowerVia 方案的延伸，而不是根本性的改变。不过，相对于纳米片晶体管，CFET 需要中间介电层来将 NFET 和 PFET 彼此隔离。根据集成方案，可以在开始时创建该层，作为 Si/SiGe 异质结构内的介电层，最终形成纳米片结构。或者，创建和隔离通道纳米片的选择性蚀刻和氧化步骤也可以为中间介电层创建更厚的氧化物。如果中间电介质从一开始就是异质结构的一部分，那么顶部器件接触的深蚀刻工艺将需要考虑电介质层。如果稍后插入电介质，则需要仔细控制 Si/SiGe 蚀刻选择性。

顺序 3D 集成提出了一种更具挑战性和雄心勃勃的 CFET 方法，需要更多的工艺改变。它模糊了晶圆工艺和封装工艺之间的界限，因为连续 3D 堆叠中的晶圆可能具有不同类型的有源元件，或者可能只包含布线和无源元件。至少原则上，可以将底部器件的电源和信号传输到底部晶圆的背面，将顶部器件的电源和信号传输到顶部晶圆的顶部，Horiguchi 说。但实际上，NFET 和 PFET 晶体管之间的紧密耦合和栅极到栅极连接对于 CFET 单元至关重要。

英特尔首席工程师 Marko Radosavljevic 观察到，分隔两个晶体管的中间电介质的厚度受到电路设计其他方面（例如电容和功耗）的限制。顺序 3D 工艺可能看似简化了制造，但其生产的相对较厚的中间介电层可能无法满足其他限制。

散热

一旦 CFET 构建完成（无论是单片还是顺序），下一个大问题就是散热。在芯片层面，背面供电有助于散热。较粗的电源线电阻较小，并为设备背面提供了一条热路径。然而，在任何特定位置，加热量仍然取决于工作负载和当地环境。将器件与背面分隔开的介电层是热传递的屏障。即使总体排热足够，在没有体硅衬底的散热效应的情况下也可能出现热点。在 12 月的 IEEE 电子器件会议上展示的工作中，Anabela Veloso 和 Imec 的同事指出，用 SiN 替代 SiO2阻挡氧化物可能会改善热扩散并降低热点风险。

管理 CFET 的散热仍是一项正在进行的工作。添加更多纳米片会降低每个单独层中的电流密度，从而减少热量，但也会增加电容。通道分裂成平行的纳米片会降低散热性能，因为中间的介电层是热传输的障碍。尽管增加片材数量会降低电流密度，但 2022 年 VLSI 技术研讨会上提出的工作表明，激进的缩放会带来巨大的热成本。在模拟中，N2 节点处的 3 片 CFET 的器件级自发热几乎是 N5 finFET 的两倍。从积极的一面来看，通过堆叠晶体管而恢复的一些面积可用于使 CFET 通道更宽，从而再次降低电流密度和发热。

最后要考虑的是电路噪声。科布林斯基表示，在具有前端电源线的电路中，电源线有助于将信号线彼此隔离，从而减少串扰。英特尔的 PowerVia 架构将噪声屏蔽集成到正面，以代替这种隔离效果。

但最终，信号线和电源线最终都需要到达背面并到达电路的其余部分。随着电路密度的增加，拥挤可能成为一个问题。