台积电先进封装的新武器

6月前

👆如果您希望可以时常见面，欢迎标星🌟收藏哦~

来源：内容由半导体行业观察（ID：icbank）转自湘论科技-方正电子，谢谢。

CoWoS升级迭代，中介层面积增加、HBM容量提升。作为高端的系统封装解决方案，CoWoS通过在紧凑的平面并排集成多个芯片，与传统的多芯片模块（MCM）相比提供了更高的集成度，目前已广泛用于制造高性能计算（HPC）和人工智能（AI）芯片的封装。为了能够排列更多的芯片、容纳更多的晶体管从而提高系统性能，中介层面积需要不断扩大。通过四掩模光刻拼接技术，台积电CoWoS-S目前将硅中介层面积扩展到相当于三个完整掩模尺寸，最多已能够实现3个SoC/芯片和8个HBM共封。

CoWoS-S中介层进一步扩大、多芯片翘曲等带来升级过程诸多挑战。尽管持续增加硅中介层尺寸仍是下一代CoWoS扩展到4x掩膜版尺寸（约3300平方毫米）的一个选项，但生产和可靠性方面的挑战开始凸显。超过四掩模拼接的光刻过程复杂性带来了中介层制造的大量生产效率损失。不同掩模之间的场边界拼接误差控制也非常具有挑战。此外，不同堆叠方式和材料构成的顶层芯片翘曲行为非常复杂（不同芯片翘曲变化不同）、不易控制。因此CoWoS-S向四倍掩模尺寸（约3320平方毫米）或更高的扩展在生产和可靠性方面极具挑战。

CoWoS-L无需掩膜拼接，解决大型硅中介层良率问题，带来更高灵活性。CoWoS-L的中介层包括多个局部硅互连（local silicon interconnect，LSI）芯片和全局重布线（global redistribution layers），形成一个重组的中介层（reconstituted interposer，RI），以替代CoWoS-S中的单片硅中介层。LSI芯片保留了硅中介层的所有优秀特性，包括保留亚微米铜互连、硅通孔（TSV）和嵌入式深沟槽电容器（eDTC），以确保良好的系统性能，同时避免了单个大型硅中介层的良率损失问题。此外，RI中引入了绝缘体通孔（TIV）作为垂直互连，比TSV插入损耗更低。目前，台积电已成功实现具有3倍掩膜版尺寸的中介层的CoWoS-L结构，搭载多个SoC/芯片和8个HBM，稳定的可靠性结果和卓越的电气性能表明，CoWoS-L架构有望延续CoWoS-S的扩展势头，以满足未来2.5D SiP系统在HPC和AI深度学习中的需求。

CoWoS-L封装包括三个部分，即顶层芯片、重组中介层和基板。顶层芯片通过micro bump并排粘接在中介层上。中介层在将所有顶层芯片组成芯片-晶圆（CoW）中扮演重要角色，而LSI芯片则负责大部分芯片间的通信。中介层的上面和下面分别都有RDL层，分别对应微凸点和C4凸点。由环氧塑封料包围的TIV提供了从基板到顶层芯片的直接垂直路径，具有低插入损失的优点。最后，CoW芯片粘接到基板上并完成CoWoS的组装。

从工艺流程来看：

1. 制造中介层（interposer）：CoWoS-L是一种“chip-last”组装方式，需要先制造中介层，然后再在其上堆叠晶圆芯片。由于多个芯片（如SoC、HBM等）都安装在中介层上，中介层起到芯片之间的连接和通信更加高效的作用，所以中介层是CoWoS技术中的关键原材料之一。重组中介层的工艺流程：首先在载体晶圆（carrier wafer）上制造TIV（through insulator via）。其次将LSI KGDs放置在载体晶圆上。接着将模塑化合物填充到LSI芯片和TIV之间的间隙中，然后进行CMP工艺以实现表面平整化。

2. 在中介层双面制造RDL：在中介层正面制造一层RDL，用于将微凸点连接至TIV和LSI芯片。将带有微凸点的顶层芯片粘接到中介层，然后用底填料和模塑化合物填充并封装。在中介层背面制造另一层RDL，随后形成C4 bump。对于CoWoS-L盖式封装，会用到一种新型的薄膜型热界面材料（TIM），这种材料被插在盖子和CoW芯片之间，以实现比传统凝胶型TIM更好的导热。

3. 制造局部硅互联（LSI）芯片：LSI芯片拥有硅中介层的所有关键特性，包括用于信号或电力传输的TSV和Cu互联。有两种不同类型的LSI芯片。LSI-1由双重镀铜（双大马士革工艺）互联构成，LSI-2由Cu RDL构成。二者区别在于电气性能和最小线宽，LSI-1的线宽/线距以及在高频下的插损更低。

4. 新一代eDTC，CoWoS-L可以提供比CoWoS-S更高的电容：CoWoS平台引入第一代深沟槽电容器（eDTC）是用于提升电气性能。此前配备第一代eDTC的CoWoS可以将系统电源分配网络（PDN）的阻抗降低93%，压降比没有使用eDTC的情况低72%。此外，HBM VDDQ的同步开关噪声（SSN）可以在3.2 GHz时比没有eDTC的情况减少到38%。由于SSN减少，信号完整性也可以得到改善。CoWoS平台配合eDTC有利于电源完整性和信号完整性。新一代的eDTC可以提供1100 nF/mm²的电容密度。高电容密度为高速计算的电源效率提供了巨大的优势。出于良率考虑，单个硅芯片上eDTC的最大面积上限约为300平方毫米。通过连接所有LSI芯片的电容，CoWoS-L搭载多个LSI芯片，可以显著增加RI上的总eDTC电容。

从产业链角度，OSAT厂商有望在CoWoS-L结构中承担更重要的角色。目前台积电的CoWoS平台仍然是全球主流的2.5D封装解决方案。台积电称CoWoS-L是结合了InFO和CoWoS的优势，将硅桥、无源器件和RDL等集成，从而优化良率、控制翘曲、提升系统性能等的一种封装形式。而从上述我们梳理的工艺流程来看，相比CoWoS-S中介层一整片晶圆的应用，OSAT厂商对于CoWoS-L的TIV以及organic interposer上下表面的RDL技术都比较成熟，OSAT厂商在CoWoS-L结构中的角色有望比在CoWoS-S中更重要。

TCB重要性日益凸显。相比硅中介层，CoWoS-L的有机中介层与top die的CTE区别更大。热压键合通过Bond Head和Bond Stage的结构完成待键合芯片之间的高精度对准，并可在键合过程中施加一定的压力以辅助键合。热压键合在高精度键合领域表现更为出色，使用TCB可以封装更薄的芯片，也可以使I/O间距更小。因此HBM的制造通常会用TCB，而随着封装系统复杂度提升、尺寸更大、材料变化，我们预计TCB在2.5D及3D各类封装中的应用也会更加广泛。

有机中介层增加临时键合/解键合设备及材料需求。在典型的CoWoS过程中，首先将top die（已知好的SoC和HBM等芯片）以并排方式通过微凸点（μ-bumps，间距约30-60μm），集成在硅中介层晶圆上。在芯片-晶圆（CoW）过程之前，硅中介层在晶圆制造厂中预先形成了多层互连、TSV和eDTC。然后将CoW晶圆切割成基于中介层大小的单个CoW模块，并组装到封装基板上形成系统封装。CoWoS-L的中介层由硅转变为有机中介层，有机中介层在临时载晶圆上制造，因此我们认为增加了对临时键合/解键合设备及材料的需求。

高密度晶圆级Fan-Out封装电镀大铜柱需求。在台积电InFO封装中，需要构建TIV（Through InFO Via）大铜柱实现上下两个package的连接。在CoWoS-L的有机中介层中同样有一个TIV（through insulator via）结构。根据Lam，大铜柱通常其高度和宽度是标准铜柱的五倍左右，构建大铜柱的传统方法是常规电镀，耗时较长，且通常不均匀。电镀大铜柱的高度将随着局部电流载荷密度的不同而变化，且大铜柱顶部可能出现一定程度的圆顶或凹陷。Lam推出了相对应的SABRE® 3D系列设备用于先进封装的WLP和TSV结构。

封装集成度提升，热界面材料升级。在台积电已实现的CoWoS-S5带散热片的盖式封装解决方案中，其在盖子和芯片之间插入特殊的非凝胶型热界面材料（non-gel type TIM）。此前在封装中通常使用的热界面材料为凝胶型TIM，然而其3~10W/K的热导率在可靠性测试后出现严重的覆盖性能退化无法满足高性能计算和人工智能领域对高功率的需求。新型非凝胶型TIM（膜），热导率超过20W/K，集成在CoWoS-S5中后可靠性测试结果优异。随着封装集成度的提升，散热重要性日益增加。